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[ 컴퓨터구조 ] 5.6 DDR SDRAM

DDR SDRAM ▣ DDR SDRAM ▪ 기억장치의 액세스 속도는 CPU에 비하여 현저히 낮음 ▪동영상 처리, 음성/영상 압축과 같은 대규모 데이터 처리 응용 증가 ➔주기억장치 병목 현상 심화 ▪ 기억장치 액세스 및 데이터 전송률 향상 기술 개발 ➢SDRAM ➢DDR SDRAM SDRAM ▣ 동기식 DRAM(Synchronous DRAM: SDRAM) ▪ 액세스 동작들이 시스템 클록에 맞추어(동기화 되어) 수행되는 DRAM [예] 읽기 동작 1. CPU는 한 클록 주기 동안에 시스템 버스를 통하여 주소와 읽기 신호 를 기억장치로 보낸 후, 그 결과를 기다리지 않고 내부적으로 다른 연 산을 수행 2. SDRAM은 주소와 읽기 신호를 받은 즉시 읽기 동작을 시작하며, 그 동작이 완료되면 시스템 버스 사용권..
IT/컴퓨터구조 2023. 2. 15. 15:23
[ 컴퓨터구조 ] 5.5.3 캐시 기억장치 (계속)

큰 용량의 세트-연관 사상 캐시 조직의 예 ▣ 큰 용량의 세트-연관 사상 캐시 조직의 예 ▪ 주기억장치의 용량은 16M (224)바이트이다. 따라서 주기억장치의 주소는 24비트이고, 바이트 단위로 주소가 지정된다. ▪ 주기억장치는 4-바이트 크기의 블록들 4M (222)개로 구성되어 있다. 그리 고 단어의 길이는 한 바이트이다. ▪ 캐시의 용량은 64K (216)바이트이다. ▪ 주기억장치의 블록 크기가 4바이트이므로, 캐시 라인의 크기도 4바이트가 되며, 결과적으로 라인 수 m = 16K (214 )개가 된다. ▪ 2-way 세트-연관 사상 조직으로 가정한다. 따라서 세트의 수 v = 8K (213 ) 개 이다. ▣ 기억장치 주소 형식 ▣ 각 세트가 공유하는 주기억장치 블록들 64KByte 크기의 2-w..
IT/컴퓨터구조 2023. 2. 8. 02:53
[ 컴퓨터구조 ] 5.5.2 캐시 기억장치 (계속)

완전-연관 사상 ▣ 완전-연관 사상 ▪ 주기억장치 블록이 캐시의 어떤 라인으로든 적재 가능 ▪ 태그 필드 = 주기억장치 블록 번호 ▪ 기억장치 주소 형식 ▪ 직접 사상 캐시의 예에 완전-연관 사상 방식을 적용하면, 완전-연관 사상 캐시의 조직 완전-연관 사상 캐시의 장단점 [장점] ▪새로운 블록이 캐시로 적재될 때 라인의 선택이 매우 자유 롭다 ▪지역성이 높다면, 적중률이 매우 높아진다 [단점] ▪캐시 라인들의 태그들을 병렬로 검사하기 위하여 가격이 높은 연관 기억장치(associative memory) 및 복잡한 주변 회로가 필요 [예제 5-3] 완전-연관 사상 캐시에서의 적중 검사 예 (1) 1011000 (2) 0010110 (3) 0000001 (4) 0111111 (1) 캐시 적중 : 현재 3번..
IT/컴퓨터구조 2023. 2. 8. 02:45
[ 컴퓨터구조 ] 5.5 캐시 기억장치

캐시 기억장치 ▣ 캐시 기억장치 사용 목적 ▪ CPU와 주기억장치의 속도 차이로 인한 CPU 대기 시간을 최소화 시키 기 위하여 CPU와 주기억장치 사이에 설치하는 고속 반도체 기억장치 ▣ 특징 ▪ 주기억장치(DRAM)보다 액세스 속도가 더 높은 칩(SRAM) 사용 ▪ 가격 및 제한된 공간 때문에 용량이 적다 ▣ 캐시 적중(cache hit) ▪ CPU가 원하는 데이터가 캐시에 있는 상태 ▣ 캐시 미스(cache miss) ▪ CPU가 원하는 데이터가 캐시에 없는 상태 ▪ 이 경우에는 주기억장치로부터 데이터를 읽어옴 ▣ 적중률(hit ratio) ▪ 캐시에 적중되는 정도(H) ▣ 캐시의 미스율(miss ratio) = (1 - H) ▣ 평균 기억장치 액세스 시간(Ta) : Ta = H × Tc + (1 ..
IT/컴퓨터구조 2023. 2. 8. 02:36
[ 컴퓨터구조 ] 5.4 기억장치 모듈의 설계

기억장치 모듈의 설계 ▣ 기억장치 모듈이란? ▪기억장치 칩의 데이터 I/O 비트 수가 컴퓨터의 단어 길이보다 적은 경우 ➔여러 개의 칩들을 병렬로 접속하여 기억장치 모듈을 구성 (한 번에 한 단어씩 액세스할 수 있도록 하기 위해...) ▪ 단어의 길이 = N비트, 기억장치 칩의 데이터 I/O 비트 수 = B 라면,➔N/B 개의 칩들을 병렬 접속!! [예] N = 8일 때, 16×4비트 RAM 칩들을 이용한 기억장치 모듈의 설계 ➢방법 : 2개의 RAM 칩들을 병렬 접속 ➢모듈의 용량 : (16×4) × 2개 = 16×8비트 = 16바이트 ➢주소 비트(4개: A3∼A0) : 두 칩들에 공통으로 접속 ➢칩 선택(Chip Select: CS) 신호도 두 칩들에 공통으로 접속 ➢주소 영역 : 0000 ∼ 111..
IT/컴퓨터구조 2023. 2. 6. 23:54
[ 컴퓨터구조 ] 5.3 반도체 기억장치

RAM (random access memory) ▣ 자기 코어 기억장치 ▪ 초기 컴퓨터에서 많이 사용됨 ▪ 미세 전자공학의 발전과 더불어 자키 코어 기억장치가 사라짐 ▪ 최근에는 거의 모든 컴퓨터시스템에서 주기억장치 소자로서 반도체 기억장치 칩들이 사용되고 있음 ▣ RAM 특성 ▪ RAM = 반도체 기억장치 ▪ 임의 액세스 방식 ▪ 반도체 집적회로 기억장치(semiconductor IC memory) ▪ 데이터 읽기와 쓰기가 모두 가능 ▪ 휘발성(volatile) : 전원 공급이 중단되면 내용이 지워짐 1K x 8비트 RAM 칩과 제어 신호들 제조기술에 따른 분류 ▣ DRAM (Dynamic RAM) ▪ 캐패시터(capacitor)에 전하(charge)를 충전하는 방식으로 데이터를 저장하는 기억 소자들(..
IT/컴퓨터구조 2023. 2. 6. 23:45
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